A onda de IA está impulsionando uma transformação no mapa da indústria de semicondutores. As técnicas avançadas de empacotamento que antes eram vistas como uma etapa “mais tardia” do processo de fabricação agora se tornaram uma parte-chave da cadeia de suprimentos de chips de IA. À medida que o preço médio de wafer da CoWoS da TSMC ultrapassa US$ 10.000, chegando a patamar comparável ao de um processo avançado de 7 nm, a indústria de testes e empacotamento está saindo de um campo de “baixa margem de lucro” para uma área competitiva de “alto valor”.
Ao mesmo tempo, o Intel EMIB cresce silenciosamente, e o cenário competitivo do mercado de empacotamento avançado também começa a apresentar mudanças sutis.
CoWoS não é mais apenas uma etapa do processo posterior; reavaliação de preços do empacotamento
No passado, o empacotamento era visto como uma parte do processo de fabricação de chips com menor valor agregado. Porém, com a exigência dos chips de IA de que a densidade de computação e a largura de banda de memória disparem rapidamente, essa percepção foi completamente invertida. O Economic Daily News apontou que, por meio de arquiteturas de empacotamento 2.5D e 3D, combinando empilhamento de chips e tecnologias de integração heterogênea, o empacotamento avançado está se tornando um caminho-chave para dar continuidade à Lei de Moore, influenciando diretamente o desempenho, o consumo de energia e a arquitetura de sistemas dos chips de IA.
Os dados do mercado ainda mais comprovam essa reavaliação de preços. Informações de players do setor indicam que o preço médio de venda de um único wafer CoWoS é de cerca de US$ 10.000, já equivalente ao processo avançado de 7 nm.
Além disso, o empacotamento avançado não precisa depender de máquinas EUV com custo de centenas de milhões de dólares; o investimento de capital é relativamente menor. Com a adoção de equipamentos de fabricantes locais como Hong Su (3131), Jen Chun (6640) e Walsin (6187), forma-se uma estrutura de lucros de “alto preço contratado, baixa depreciação”, e o potencial da margem bruta está rapidamente se aproximando dos processos avançados.
Mudança no modelo de negócios da TSMC; participação do empacotamento na receita continua subindo
O avanço do empacotamento avançado também está mudando, fundamentalmente, o modelo de negócios da TSMC. Em 2025, a participação do empacotamento avançado na receita total da TSMC já atingiu cerca de um décimo, e esse número continua subindo à medida que a demanda por chips de IA se intensifica. O posicionamento da TSMC está mudando gradualmente do tradicional “fabricação de wafers” para “serviço de integração em nível de sistema”, ampliando significativamente o valor estratégico da etapa de empacotamento.
A velocidade de expansão de capacidade reflete ainda mais a confiança do mercado. Analistas estimam que a capacidade de empacotamento avançado da TSMC em 2026 deve chegar a cerca de 1,3 milhão de wafers e, em 2027, deve desafiar 2 milhões. Do lado da oferta, o esforço está sendo feito para correr atrás do déficit de demanda.
Em termos de planejamento tecnológico, a TSMC também está avançando ativamente com o empilhamento 3D SoIC e a plataforma de integração de fotônica COUPE. Ao usar fotônica no empacotamento conjunto (CPO), a TSMC integra computação e comunicação óptica na mesma arquitetura de empacotamento, reduzindo ainda mais o consumo de energia e melhorando a eficiência de transmissão.
Ascensão do Intel EMIB: o que dizem os analistas sobre a concorrência no mapa do empacotamento?
Ao mesmo tempo, o analista Citrini, Jukan, divulgou recentemente em um post na plataforma de redes sociais X que um grande número de engenheiros veteranos está sendo anunciado que está se juntando, em lotes, ao time de empacotamento avançado do Intel EMIB. A expectativa é que o EMIB consiga conquistar uma parcela de mercado de certo tamanho.
O internauta @christophauto também mencionou, na resposta, que o CoWoS atualmente tem gargalos de expansão. Ele apontou que, quando o CoWoS usa uma camada intermediária de silício de grande área para ampliar o tamanho das máscaras, a dificuldade e o custo de emendar a (reticle stitching) vai aumentar rapidamente, afetando o rendimento. A área da camada intermediária de silício também aumentará após a ampliação, elevando o risco de empenamento (warpage). Além disso, ao cortar wafers circulares em camadas intermediárias quadradas, já existe um problema inevitável de desperdício de área.
Em comparação, o EMIB elimina a camada intermediária de silício de grande área e usa uma estrutura em que pequenas pontes de silício são inseridas em um substrato orgânico, com maior flexibilidade. Uma vez que um substrato de vidro seja introduzido, a estabilidade térmica aumenta ainda mais, destacando a competitividade de custo.
No entanto, a desvantagem é que a área das pontes de silício e a densidade de fiação limitam a largura de banda de interconexão do EMIB. Como a distância de transmissão é maior e o atraso é um pouco maior do que no CoWoS, isso é um “calcanhar de Aquiles” para fabricantes de GPUs com requisitos extremamente rigorosos de largura de banda. Além disso, a TSMC também está pesquisando ativamente a tecnologia CoPoS (empacotamento em nível de painel) para contornar diretamente as limitações de emenda de máscaras e desperdício de wafers por meio de painéis retangulares, com previsão de entrar em produção em massa no mínimo entre 2028 e 2029.
(Chen Liwu, “exaltar até virar lenda”! O Citrini espera que a Intel “o melhor relatório financeiro deste ano” continue o transbordamento da demanda do CoWoS da TSMC)
Concorrência e cooperação em paralelo: o trono do CoWoS dificilmente será abalado no curto prazo
Em termos de relação competitiva no nível de aplicação, o CoWoS é mais bem-vindo pelos cenários de treinamento de IA que exigem alta largura de banda, como o profundo vínculo do Nvidia Blackwell e da próxima geração de arquitetura Rubin. Já o EMIB, por meio de sua vantagem de custo e flexibilidade de empacotamento de grandes dimensões, vem ganhando, passo a passo, espaço no mercado de inferência e de ASICs desenvolvidos pelos próprios provedores de nuvem, como o plano da Google de implementar o TPU v9 em 2027.
Entretanto, a relação entre o CoWoS da TSMC e o Intel EMIB não é simplesmente uma de concorrência. Em suas reuniões anteriores com investidores, a TSMC já revelou que vai permitir que chips de computação sejam usados para empacotamento com o Intel EMIB, formando uma divisão de trabalho complementar entre upstream e downstream.
A competição neste empacotamento avançado, na essência, é um processo de maturidade em camadas do caminho que o mercado está tomando: o topo, os cenários de treinamento de GPU são liderados pelo CoWoS; inferência e o mercado de ASIC ficam sob ataque do EMIB. O trono da TSMC continua sólido no curto prazo, mas a remodelação do mapa do empacotamento é que realmente está apenas começando.
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