IBM Apresenta Chip Nanostack de Menos de 1 Nanômetro com 100 Bilhões de Transistores

IBM revelou uma arquitetura de chip sub-1 nanômetro chamada nanostack, com quase 100 bilhões de transistores no nó de 0,7 nm, apresentada na VLSI 2026. O design tridimensional oferece até 70% mais eficiência energética e quase o dobro da densidade de transistores em relação ao chip de 2 nm de 2021 da IBM, voltado para cargas de trabalho de aceleradores de inteligência artificial, com uma melhoria de 40% na escalabilidade de SRAM. A IBM Research projeta que a arquitetura nanostack suporta pelo menos uma década de escalabilidade contínua de semicondutores, abordando a crescente pressão da indústria à medida que o encolhimento bidimensional tradicional atinge limites físicos, incluindo tunelamento quântico e dissipação de calor.

IBM apresenta arquitetura tridimensional de transistores Nanostack

O anúncio tem como foco o nanostack, uma arquitetura tridimensional de transistores desenvolvida no centro de pesquisa de semicondutores da IBM em Albany, Nova York. O design empilha e escalona transistores verticalmente em duas camadas unidas, utilizando um material dielétrico ultrafino para separá-las. Essa abordagem difere fundamentalmente da tecnologia de nanofolhas que a IBM pioneirizou e que a indústria em geral adotou — as nanofolhas comprimiam recursos em duas dimensões, enquanto o nanostack adiciona densidade em uma terceira.

"Não estamos apenas fazendo transistores menores; estamos reinventando como os chips são construídos para entregar dramaticamente mais potência e eficiência energética", disse Jay Gambetta, Diretor da IBM Research e IBM Fellow.

Chip Nanostack oferece quase 2x densidade e ganho de 70% em eficiência energética

Os resultados técnicos publicados pela IBM, apresentados na VLSI 2026, relatam o seguinte em comparação ao chip de 2 nm da IBM de 2021:

• Quase 2x densidade de transistores
• Até 50% mais desempenho
• Até 70% mais eficiência energética
• Melhoria de 40% na escalabilidade de SRAM

O ganho em SRAM é especialmente relevante para cargas de trabalho de IA. A largura de banda de memória no chip é um fator limitante para aceleradores de IA, e uma melhor escalabilidade de SRAM permite que os projetistas de chip encaixem mais memória mais próxima do processador sem adicionar área ou consumo de energia.

IBM esclarece que a designação do nó de 0,7 nm reflete a geração de densidade

Os números dos nós de processo modernos não correspondem mais a dimensões físicas literais. As camadas do canal do transistor no design nanostack da IBM medem aproximadamente 5 nanômetros de espessura, ou cerca de 15 átomos de silício. A designação de 0,7 nm reflete a geração de densidade e desempenho, não uma medição direta de cada recurso no chip. A IBM reconheceu isso diretamente, afirmando que o método nanostack entrega os ganhos efetivos esperados da escalabilidade sub-1 nm ao ir na vertical, em vez de encolher cada dimensão para mais perto dos limites atômicos.

IBM projeta que Nanostack suporta uma década de escalabilidade contínua

A indústria de semicondutores tem enfrentado pressão crescente à medida que o encolhimento bidimensional tradicional atinge limites físicos, incluindo tunelamento quântico, dissipação de calor e custo de fabricação. O ritmo dos ganhos provenientes de melhorias puramente litográficas diminuiu. A abordagem da IBM lida com isso adicionando densidade por meio de integração sequencial 3D. A empresa projeta que a arquitetura nanostack pode suportar pelo menos uma década de escalabilidade contínua a partir deste ponto.

Dan Hutcheson, da Techinsights, disse que o desenvolvimento coloca "mais 10, 15 anos no roteiro". Principais concorrentes como Intel, Samsung e TSMC estão buscando estratégias relacionadas de transistores tridimensionais, incluindo projetos de FET complementares. O anúncio da IBM representa uma demonstração funcional de um caminho verificado no limiar sub-1 nm.

IBM realiza pesquisa na instalação de Albany com parceiros da indústria

A IBM conduz este trabalho junto com parceiros como Lam Research, Tokyo Electron e SCREEN Semiconductor Solutions. A instalação de Albany também abrigará uma ferramenta de litografia ultravioleta extrema de alta abertura numérica da ASML, um sistema necessário para a próxima fase da escalabilidade lógica. A IBM anunciou separadamente planos para formar a Anderon, uma fundição quântica independente destinada a fabricar wafers quânticos em escala comercial.

IBM vê caminho para produção em cinco anos

O chip nanostack continua sendo um protótipo de pesquisa, embora a IBM tenha confirmado que demonstrou operação funcional de inversor CMOS com desempenho de comutação esperado. A IBM vê um caminho para adoção em produção já em cinco anos. O anúncio não sinaliza um lançamento iminente de produto — sinaliza que a próxima geração de hardware da indústria tem uma base estrutural viável.

FAQ

O que a IBM revelou na VLSI 2026?

A IBM revelou uma arquitetura de chip sub-1 nanômetro chamada nanostack na VLSI 2026, com quase 100 bilhões de transistores no nó de 0,7 nm, em um design tridimensional que empilha transistores verticalmente em duas camadas unidas.

Como o chip nanostack da IBM se compara ao seu chip de 2 nm de 2021?

O chip nanostack da IBM oferece quase o dobro da densidade de transistores, até 50% mais desempenho, até 70% mais eficiência energética e uma melhoria de 40% na escalabilidade de SRAM em comparação ao chip de 2 nm de 2021 da IBM.

Quando a IBM projeta que o chip nanostack alcançará a produção?

A IBM vê um caminho para adoção em produção já em cinco anos, com a arquitetura nanostack projetada para suportar pelo menos uma década de escalabilidade contínua de semicondutores.