JEDEC lança padrão SPHBM4: memória de chip de IA reduz pinos em 75%, elimina interposto de silício, aumenta velocidade em 4 vezes

De acordo com a JEDEC, a organização internacional de padrões de semicondutores, recentemente revelou o SPHBM4 (JESD330-4), um novo padrão de memória de alta largura de banda projetado para reduzir os custos de embalagem de chips de IA. O padrão diminui os pinos de interface em 75%, para 512 bits, em comparação com os 2.048 pinos do HBM4 tradicional, enquanto quadruplica a velocidade de sinal por pino, de 11Gbps para 44Gbps. Com 46GT/s, a largura de banda máxima teórica atinge 2,944TB/s, com suporte para de 4 a 16 pilhas de DRAM e capacidade máxima de 64GB por pacote.

Ao contrário do HBM4, que exige interposers de silício caros e embalagens avançadas como a CoWoS da TSMC, o SPHBM4 é montado diretamente em substratos orgânicos padrão de baixo custo, eliminando a dependência de processos de embalagem de ponta e reduzindo significativamente as barreiras de custo.