IBM 于 6 月 25 日宣布其采用 0.7 纳米节点的 nanostack 芯片，拥有近 1000 亿个晶体管，采用三维垂直架构。与 IBM 2021 年的 2 纳米芯片相比，新设计实现了近 2 倍的晶体管密度，性能提升高达 50%，能效提升高达 70%，SRAM 缩放比例改善 40%。这种 3D 堆叠晶体管方法由 IBM 位于纽约奥尔巴尼的研究机构开发，并在 VLSI 2026 上展示，解决了 AI 加速器的片上内存带宽限制。
IBM 认为有望在五年内实现生产应用，约在 2031 年。该公司预计 nanostack 架构可支持至少十年的持续半导体缩放，延续摩尔定律，因为传统的二维缩小面临物理限制。该芯片仍是一个研究原型，已展示出功能性 CMOS 操作。
