JEDEC lance la norme SPHBM4 : la mémoire pour puces IA réduit le nombre de broches de 75 %, abandonne l'interposeur en silicium, et quadruple la vitesse

Selon JEDEC, l'organisation internationale des normes pour les semi-conducteurs, a récemment dévoilé le SPHBM4 (JESD330-4), une nouvelle norme de mémoire à haute bande passante conçue pour réduire les coûts d'emballage des puces d'IA. La norme réduit le nombre de broches d'interface de 75 % à 512 bits contre 2 048 broches pour le HBM4 traditionnel, tout en quadruplant la vitesse de signalisation par broche, passant de 11 Gbps à 44 Gbps. À 46 GT/s, la bande passante théorique maximale atteint 2,944 téraoctets par seconde, avec une prise en charge de 4 à 16 piles de DRAM et une capacité maximale de 64 Go par module.

Contrairement au HBM4, qui nécessite des interposants en silicium coûteux et des emballages avancés comme le CoWoS de TSMC, le SPHBM4 se monte directement sur des substrats organiques standard à faible coût, éliminant la dépendance aux procédés d'emballage de pointe et réduisant considérablement les barrières de coût.